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先進制程卷到最后，卡住的可能不是晶體管，而是“電線”
晶體管像城市里的高樓，互連線像道路、電網和水管。沒有互連線，晶體管再多，也無法把信號和電源送到正確位置。在現(xiàn)代邏輯芯片中，BEOL（Back-End-of-Line，后道互連工藝）負責把前面做好的晶體管連接起來。Applied Materials在2024年的資料中提到，今天最先進的邏輯芯片可能包含數(shù)百億個晶體管，并由超過60英里的微觀銅互連線連接起來。換句話說，一顆指甲蓋大小的芯片內部，可能藏著一座極其復雜的“立體高速公路網”。這張網的主角，長期以來是Cu（Copper，銅）。1997年前后，IBM率先把銅互連推向可制造化。與當時主流的鋁互連相比，銅導線電阻更低，IBM資料中提到銅相較鋁約有40%更低的電阻，并能帶來微處理器速度提升?？墒?，先進制程越往后走，銅線越細，問題越尖銳：電阻上升、空洞增加、電遷移加劇、界面可靠性變差。于是，一個不太被大眾注意的材料走到臺前——Co（Cobalt，鈷）。很多先進互連方案里，銅的外面不再只是傳統(tǒng)阻擋層和介質帽層，而是引入鈷作為襯層、潤濕層或選擇性帽層。通俗地講，就是給銅線局部披上一層“鈷盔甲”。

01從鋁到銅：芯片為什么先愛上銅？
半導體芯片里的金屬互連，早期主流是鋁。鋁便宜、工藝成熟，也容易刻蝕。但隨著晶體管越來越小，芯片頻率越來越高，鋁的電阻和可靠性逐漸成為瓶頸。銅的優(yōu)勢很明顯：導電性更好，允許更高電流密度，也更適合繼續(xù)縮小線寬。IBM在IEDM（International Electron Devices Meeting，國際電子器件會議）1997論文中展示了完整的銅互連CMOS（Complementary Metal-Oxide-Semiconductor，互補金屬氧化物半導體）技術，最多實現(xiàn)6層銅布線，并指出銅相較Al(Cu)布線具有更低電阻、更高允許電流密度和更好的可縮放性。但是，銅有一個致命缺點：它很“活潑”。銅原子如果擴散進硅或者低介電材料，會破壞器件電學特性，帶來漏電、良率下降甚至器件失效。IBM歷史資料也提到，銅曾被認為是半導體器件的“殺手”，原因就是它可能污染硅并改變電學性質。這就決定了銅互連不能像普通電線那樣直接鋪上去。先進芯片中通常采用雙鑲嵌工藝：先在low-k（Low Dielectric Constant，低介電常數(shù)）介質里刻出溝槽和通孔，再沉積阻擋層、襯層和銅種子層，之后用電鍍或回流方式把銅填進去，最后通過CMP（Chemical Mechanical Planarization，化學機械平坦化）把多余金屬磨掉。也就是說，芯片里的銅線從一開始就不是“裸奔”的。它必須被包在一套復雜的界面結構里：底部和側壁要防止銅擴散，頂部要防止表面遷移，還要保證與介質材料粘得住、填得滿、導得快。

02銅線變窄之后，真正可怕的是原子被“推走”
當互連線還比較寬時，銅的低電阻優(yōu)勢非常明顯。但進入先進節(jié)點后，線寬不斷縮小，銅的優(yōu)勢開始被“尺寸效應”削弱。普通人理解電阻，往往會想到“線越細，越難導電”。這沒錯，但芯片里的問題更復雜。金屬線做到納米尺度后，電子不再只在金屬內部順暢流動，而會頻繁撞到表面、界面和晶界。線越窄，電子散射越強，等效電阻就越高。更麻煩的是EM（Electromigration，電遷移）。它不是簡單的“電線燒斷”，而是在高電流密度下，運動電子把動量傳給金屬原子，像一陣持續(xù)的微型風，把銅原子一點點往某個方向推。時間長了，某些區(qū)域銅原子被搬空，形成空洞；另一些區(qū)域原子堆積，形成凸起?？斩磿尵植侩娮枭?，甚至導致開路失效。在銅鑲嵌互連里，一個關鍵失效路徑是Cu/dielectric cap interface（銅/介質帽層界面）。相關研究指出，銅/帽層介質界面是銅鑲嵌互連中的主要擴散路徑之一，表面處理和帽層材料會顯著影響電遷移結果。這也是為什么“銅線頂部那層東西”變得極其重要。過去我們可能更關注銅本身的電阻率，但先進制程真正考驗的是界面：

銅和介質粘得牢不牢？

銅表面原子會不會亂跑？

孔附近會不會先產生空洞？

阻擋層和襯層會不會占掉太多本該屬于銅的空間？

當互連線繼續(xù)縮小時，阻擋層、襯層、帽層這些“輔助材料”反而越來越像主角。因為它們一旦太厚，會擠占銅的導電截面積；一旦太薄，又擋不住擴散、粘不住界面、扛不住電遷移。

03Co（Cobalt，鈷）到底包在哪里：不是簡單“刷一層漆”
說“先進制程里Cu外面包Co”，容易讓人誤解成：銅線做好以后，外面統(tǒng)一刷一層鈷涂料。真實情況更精細。鈷在銅互連中主要有兩類角色。

第一類：鈷襯層/鈷潤濕層它通常在銅填充之前沉積在溝槽或通孔的內壁附近，幫助后續(xù)銅種子層連續(xù)生長，提高銅對側壁和底部的潤濕能力。對于很窄的溝槽來說，如果種子層不連續(xù)，后續(xù)銅填充就容易形成空洞?？斩匆坏┞襁M互連結構里，后面很難補救。

第二類：鈷帽層它通常在CMP之后形成在暴露的銅表面上，尤其是頂部銅/介質界面附近。它的作用不是提高銅本體導電性，而是固定銅表面原子、增強銅與介質帽層之間的粘附，降低電遷移失效風險。Applied Materials在Endura Volta Cobalt CVD產品資料中明確提到，薄而共形的CVD（Chemical Vapor Deposition，化學氣相沉積）鈷襯層和選擇性鈷帽層可以封裝銅互連，從而改善可靠性并支持2X nm節(jié)點之后的可縮放性。資料還提到，該方案通過選擇性金屬帽層增強銅-介質界面的粘附，改善電遷移表現(xiàn)。這里的“選擇性”很關鍵。理想狀態(tài)下，鈷應該盡量長在銅上，而不是亂長在low-k介質表面。因為一旦鈷跑到相鄰金屬線之間，就可能造成漏電，甚至影響良率。所以，鈷帽層不是越厚越好，也不是哪里都能長，而是要高度依賴表面化學、前處理、沉積選擇性和后續(xù)清洗。換句話說，鈷不是給銅“加一層外殼”這么簡單，而是在納米尺度上重新設計銅和周圍材料之間的界面。

04為什么偏偏是Co：它給Cu補上了四塊短板
鈷之所以被引入先進銅互連，并不是因為它“比銅更導電”。事實上，在塊體電阻率上，銅仍然非常優(yōu)秀。鈷真正有價值的地方，是它在納米結構里補上了銅的幾塊短板。

改善界面粘附：銅和介質帽層之間如果粘得不好，電遷移過程中銅表面原子更容易沿界面遷移。鈷帽層相當于在銅表面加了一層更穩(wěn)定的界面調控層，提高銅與上方介質之間的結合強度。

抑制銅表面遷移：電遷移失效常常從界面開始，尤其在通孔附近、電流擁擠區(qū)域、應力集中區(qū)域更明顯。鈷帽層把銅表面原子“按住”，減少它們被電子風推動后沿界面遷移的機會。

改善銅填充：Applied Materials資料中提到，CVD鈷可作為種子增強襯層，改善銅潤濕，促進形成連續(xù)、共形的薄層，并幫助先進節(jié)點實現(xiàn)更好的無空洞銅填充。

緩解輔助層擠占導電空間的問題：隨著尺寸縮小，傳統(tǒng)阻擋層和襯層占據的比例越來越大。上海交通大學等機構關于鈷互連的綜述指出，鈷的電子平均自由程約為10 nm，短于銅的39 nm，因此在接觸或底部局部互連等很小尺寸結構中，鈷具有繼續(xù)縮小關鍵尺寸而不過度增加線電阻和RC（Resistance-Capacitance，電阻-電容）延遲的潛力；同時鈷也可作為合適的阻擋/襯層材料，為導電金屬保留更多空間。

不過，這里要特別強調：鈷不是“無腦替代銅”。在大多數(shù)互連層里，銅依然有強競爭力。鈷的價值，更多體現(xiàn)在界面、局部互連、接觸層、襯層、帽層這些位置。它不是要把銅趕下臺，而是幫助銅繼續(xù)留在先進制程里。

05工藝上怎么把Co放到Cu外面：一條銅線的“穿甲流程”
我們可以把一條先進銅互連線的形成過程，簡化成下面這條路線。

先沉積low-k介質。low-k材料的作用是降低相鄰金屬線之間的電容，減少信號延遲和串擾。

通過光刻和刻蝕，在介質里做出溝槽和通孔。溝槽負責橫向布線，通孔負責上下層連接。

進行預清洗，去除表面氧化物、殘留物和污染物。這個步驟很重要，因為納米尺度下，一點點污染都可能影響后續(xù)金屬粘附和沉積連續(xù)性。

沉積阻擋層。常見體系包括Ta（Tantalum，鉭）、TaN（Tantalum Nitride，氮化鉭）等。阻擋層的核心任務是防止銅擴散進介質或硅中。

引入鈷襯層。CVD、PVD（Physical Vapor Deposition，物理氣相沉積）或與ALD（Atomic Layer Deposition，原子層沉積）相關的組合工藝，都可能參與不同廠商、不同節(jié)點的互連集成。鈷襯層需要薄、連續(xù)、共形，還要兼顧電阻和可靠性。

沉積銅種子層并進行銅填充。傳統(tǒng)方式常見為電鍍銅，先進結構中也會結合回流等方法，讓銅更好地進入極窄溝槽和通孔。

CMP去除多余銅和金屬，使表面平坦。

選擇性沉積鈷帽層。它盡量只在暴露銅表面形成，而不是覆蓋整個介質表面。之后再進入介質帽層、下一層金屬互連或后續(xù)封裝流程。

Applied Materials在2014年發(fā)布Endura Volta CVD Cobalt系統(tǒng)時稱，其兩個關鍵應用分別是共形鈷襯層和選擇性鈷帽層，目標是對28 nm之后的邏輯芯片銅互連進行封裝，并改善互連可靠性。該新聞稿還提到，選擇性CVD鈷帽層在CMP之后沉積，用于增強可靠性表現(xiàn)。所以，“Cu外面包Co”背后是一整套復雜工藝鏈：清洗、阻擋層、鈷襯層、銅填充、CMP、選擇性鈷帽層，每一步都要考慮厚度、均勻性、選擇性、缺陷、漏電和熱預算。這也是先進制程真正難的地方：它不是只把某個材料換掉，而是要讓幾十道工藝在同一個納米結構里彼此兼容。

06鈷不是萬能藥：厚了會拖慢，薄了可能失效
鈷給銅互連帶來了可靠性優(yōu)勢，但它不是越多越好。原因很直接：互連溝槽總寬度是固定的。鈷層厚一點，阻擋層厚一點，留給銅的空間就少一點。銅的有效截面積減少，線電阻可能上升。對于先進邏輯芯片來說，互連電阻上升會直接影響速度、功耗和發(fā)熱。IBM Research在2019年關于7 nm節(jié)點銅互連鈷襯層厚度的研究中討論了這個矛盾：把Co濕潤層厚度從30 Å降低到10 Å，可以顯著降低RC延遲，但如果與PVD TaN阻擋層配合，Co厚度低于20 Å時電遷移可靠性會顯著下降；如果PVD處理后再沉積薄ALD TaN，則10 Å Co可以在不犧牲電遷移和TDDB（Time-Dependent Dielectric Breakdown，經時介質擊穿）的情況下，實現(xiàn)相對對照組14%的RC延遲降低。這段研究非常典型地說明了先進制程的本質：不是簡單找一個“最強材料”，而是在電阻、可靠性、介質擊穿、填充缺陷、可制造性之間尋找窄窗口。早期CoWP（Cobalt-Tungsten-Phosphorus，鈷鎢磷合金）帽層研究也有類似結論。相關論文顯示，選擇性CoWP金屬帽層可以改善銅/介質界面、降低銅表面遷移，并在電遷移可靠性方面帶來明顯提升；但選擇性帽層也面臨選擇性損失、線間漏電、厚度均勻性等挑戰(zhàn)。因此，鈷的故事不是“加一層就解決一切”，而是“在恰當位置、用恰當厚度、以恰當工藝加一層”。這層鈷可能只有幾個埃到幾十個埃，薄到普通人無法想象，卻足以決定芯片壽命和良率。

072nm之后，答案可能變成RuCo，但邏輯沒有變
當制程繼續(xù)推進到3 nm、2 nm甚至更小，單純鈷襯層也會遇到新問題：它仍然會占據溝槽體積，影響銅的有效導電空間。于是，行業(yè)開始尋找更薄、更適合銅填充的襯層材料組合。Applied Materials 2024年發(fā)布的新方案中，重點提到了RuCo（Ruthenium-Cobalt，釕鈷二元金屬）襯層。官方資料稱，RuCo二元金屬組合可以支持銅芯片布線擴展到2 nm節(jié)點及以后，并將電線電阻降低最多25%。在其Endura CuBS Volta Ruthenium CVD產品資料中，Applied Materials進一步說明：傳統(tǒng)更大尺寸器件中可使用CVD鈷膜作為銅回流依賴的襯層，但在3 nm及更小器件中，這類膜可能過厚，影響良率和電阻；RuCo二元襯層可把關鍵層厚度縮小到小于20 Å，為導電銅保留更多體積，并改善銅回流機制。這說明，互連材料的主線正在從“選一種金屬”變成“設計一組界面”。銅仍然承擔主要導電任務，鈷、釕、鉭氮化物、low-k介質、介質帽層等共同決定最終表現(xiàn)。未來先進芯片的競爭，不會只是晶體管架構競爭，也會是互連材料競爭、界面工程競爭、沉積設備競爭和可靠性工程競爭。如果說EUV決定了圖形能不能刻出來，那么Co、RuCo這類互連材料創(chuàng)新，就決定了這些圖形能不能真正變成可量產、可供電、可長期工作的芯片。

08結尾：真正的先進制程，是把一層原子級界面做對
很多人理解先進制程，會把注意力放在“幾納米”這個數(shù)字上。但到了今天，先進制程的難點早已不只是把晶體管縮小，而是如何讓每一層材料在極小空間里穩(wěn)定工作。銅互連外的鈷，就是一個非常典型的例子。

它不一定負責主要導電，卻能影響銅是否填得滿；

它不一定很厚，卻能影響銅原子會不會遷移；

它不一定出現(xiàn)在所有層級，卻可能決定關鍵局部互連和通孔的可靠性。

所以，更準確的說法不是“先進制程把銅換成了鈷”，而是：先進制程正在用鈷這樣的界面材料，延長銅互連的生命。芯片制造越往后走，越像一場納米尺度的材料協(xié)奏。晶體管是主旋律，互連是節(jié)奏，介質是空間，鈷這類薄層材料則像隱藏在樂譜里的轉調符號——看似不起眼，卻能決定整首曲子能不能順暢演奏。下一次再聽到2 nm、3 nm、AI芯片、先進封裝這些詞時，不妨多想一步：那些算力背后，不只有晶體管，還有無數(shù)條比病毒還細的銅線，以及包在它們外面、薄到以埃為單位計算的鈷盔甲。