一般來說，環(huán)繞柵極（GAA）與鰭式場效應(yīng)晶體管（FinFET）的工藝步驟相似，但也有一些例外。然而，GAA在工藝集成層面面臨更為嚴(yán)峻的挑戰(zhàn)，包括圖案化精度、缺陷控制、工藝變異性管理以及溝道釋放等關(guān)鍵難題。
環(huán)繞柵極的第一步就與FinFET不同，首要差異在于GAA采用外延反應(yīng)在硅襯底上生長交替堆疊的硅鍺SiGe/Si 超晶格結(jié)構(gòu)。該超晶格中，硅層將構(gòu)成最終的溝道納米片（nanosheets），而SiGe層則作為犧牲層在后續(xù)工藝中被選擇性去除。
理想情況下，一個堆疊結(jié)構(gòu)應(yīng)包含三層SiGe和三層硅。
超晶格外延生長完成后，進入與FinFET類似的淺溝槽隔離形成階段。
在GAA結(jié)構(gòu)中，柵極不僅包裹溝道區(qū)，還延伸至部分源/漏接觸區(qū)域，若不加隔離將引入不可接受的寄生電容。因此，必須形成內(nèi)間隔層以將高k介質(zhì)/金屬柵與源漏外延區(qū)進行電學(xué)隔離。這是GAA工藝中區(qū)別于FinFET的核心步驟。具體而言，在通過選擇性刻蝕橫向去除犧牲SiGe層后，需在納米片之間的空隙中沉積間隔層材料（如SiN?、SiO?或SiON）,這就是所謂的內(nèi)間隔層（inner spacer）。
通過高選擇性的刻蝕工藝，精確去除超晶格中的SiGe犧牲層，使硅納米片在垂直方向上形成懸空結(jié)構(gòu)。該步驟要求極高的刻蝕選擇比（SiGe對Si），以確保在釋放不同寬度的納米片時避免硅溝道的尺寸損失，同時維持懸空納米結(jié)構(gòu)的機械穩(wěn)定性 。刻蝕的均勻性、end-point 檢測精度以及納米片間的垂直間距控制，直接決定了后續(xù)柵極填充的質(zhì)量與device 可靠性。
最后，在釋放的硅納米片表面通過原子層沉積（ALD）工藝沉積oxide 和高k介質(zhì)層（如HfO?）與金屬柵極材料（如TiN，TiAl等）。ALD技術(shù)在此步驟尤為關(guān)鍵，因其能在三維納米片結(jié)構(gòu)的各個表面實現(xiàn)共形覆蓋，確保柵極介質(zhì)層厚度的均勻性——這在納米片間距進一步縮小時成為重大制造精度挑戰(zhàn) 。金屬柵的填充需完全包裹每條納米片，形成360°全包圍柵極結(jié)構(gòu)，從而實現(xiàn)對溝道的終極靜電控制，有效抑制短溝道效應(yīng)并降低關(guān)態(tài)漏電流。
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Reference:
1.Source: IBM, Samsung, GlobalFoundries, AMAT.
2.Development of SiGe Indentation Process Control for Gate-All-Around FET Technology Enablement
3.A 5nm GAAFET Chip By IBM, Samsung & GlobalFoundries
京公網(wǎng)安備11010802046783號
