一、體單晶生長（Bulk Growth）與外延生長（Epitaxial Growth）技術
外延工藝可在 SiC 襯底上構(gòu)建晶體結(jié)構(gòu)，從而獲得目標材料特性。碳化硅存在多種堆垛結(jié)構(gòu)，這使得其外延生長相比常規(guī)硅半導體器件制造工藝更為復雜。其中，4H 多型體最常用于功率器件制造，6H 多型體則是射頻（RF）器件的主流選擇。
高質(zhì)量的襯底制備是外延生長的核心前提，襯底必須經(jīng)過嚴格清潔，確保在后續(xù)沉積工藝前無任何污染物存在。而該工藝的核心挑戰(zhàn)之一，在于 SiC 晶錠與晶圓的加工難度極高。SiC 材料硬度極大，通常必須采用金剛石鋸片進行切割，未來激光劃片技術有望得到應用。此外，與可實現(xiàn)近完美純度生長、切片后晶圓全局平整度高度均勻的硅晶錠不同，SiC 晶圓內(nèi)部存在大量晶體缺陷，且局域位點與晶圓全局的平整度均存在顯著差異。這些晶體缺陷同時存在于晶體體相和表面，無法被完全消除，導致晶圓上部分位點無法用于器件制造。
SiC 半導體器件的生產(chǎn)，始于高純度碳化硅晶體的生長，以此制備晶錠（SiC 行業(yè)術語為晶棒）；隨后對晶錠進行切片（晶圓制備），再完成外延前的襯底制備工序。簡而言之，晶棒采用升華法生長，以多晶碳化硅或硅/碳混合粉末為原料，在真空或惰性氣氛中加熱至高溫使其升華，隨后引入籽晶并對氣相進行冷卻，使 SiC 分子在籽晶上沉積，形成更大的晶體結(jié)構(gòu)。
硅晶錠的生長工藝相對簡單，而 SiC 晶體存在多種不同的堆垛構(gòu)型，可形成六方或立方晶體結(jié)構(gòu)，進而衍生出大量不同的多型體。晶體生長的具體條件（包括溫度、壓力及雜質(zhì)存在情況）決定了占主導的多型體種類。目前已知的 SiC 多型體超過 200 種，其中 3C、4H、6H 是最常見的構(gòu)型，各自具有獨特的電學、熱學與力學性能。功率半導體器件通常采用 4H 多型體晶圓制造，6H 多型體的性能更適配射頻器件。
4H-SiC 的禁帶寬度為 3.26 eV，顯著高于 6H-SiC 的 3.03 eV 與單晶硅的 1.12 eV；同時其擊穿場強高達 3.5 MV/cm，高于 6H-SiC 的 3.0 MV/cm，這使得 4H 多型體在高耐壓應用中具備更優(yōu)異的性能。4H 與 6H-SiC 的熱導率相同，均為 4.9 W/mK，遠優(yōu)于單晶硅的 1.31 W/mK；而 3C-SiC 的熱導率相對較低，為 3.2 W/mK。此外，SiC 的電子飽和漂移速度至少是單晶硅的 2 倍，可支撐更優(yōu)異的高頻性能。
晶體生長制備的 SiC 晶棒，需采用鑲金剛石的線鋸切片成晶圓，這是由 SiC 極高的硬度決定的。切片后的晶圓需經(jīng)過研磨與多道拋光工序，以獲得平整光滑、理想狀態(tài)下無缺陷的表面。目前商用 SiC 晶圓的主流直徑為 150 mm（6 英寸）與 200 mm（8 英寸）。
半導體器件制造商會向優(yōu)選供應商采購高質(zhì)量 SiC 晶棒或晶圓，并根據(jù)可容忍的缺陷限度明確所需的質(zhì)量指標。不存在完美無缺的晶體襯底，晶圓上必然存在部分因缺陷導致無法用于器件制造的區(qū)域。通常而言，指標要求越嚴苛、越接近完美晶體，原材料的采購成本也越高。
外延是半導體器件制造中的基礎工藝，是構(gòu)建器件疊層結(jié)構(gòu)的核心環(huán)節(jié)。其核心目標是生長出厚度均勻、電學特性精準可控的薄膜層，為后續(xù)器件工藝提供適配的襯底。具體而言，外延工藝可使沉積原子保持與下層襯底一致的晶體取向，從而生長出高質(zhì)量的單晶薄層。
外延層通常采用化學氣相沉積（CVD）工藝生長，替代技術包括升華法與分子束外延（MBE）：其中升華法所需的工藝溫度高于 CVD，因此成本更高；而分子束外延的生長速率相對較慢。
在 CVD 工藝中，SiC 晶圓上的外延生長采用階梯流工藝實現(xiàn)。首先對 SiC 襯底表面進行處理，形成臺階與平臺結(jié)構(gòu)。為實現(xiàn)最優(yōu)生長效果，從晶棒上切割 4H 多型體襯底時，通常采用約 4° 的偏軸切割角度。與早期外延工藝相比，該角度相對較小，已被證實可獲得更長的平臺長度。盡管偏軸切割襯底會推高制造成本，而更小的偏軸角度則需要更高的工藝溫度，以保證原子的充分擴散。
外延生長時，需向反應腔室通入前驅(qū)體氣體。硅基前驅(qū)體包括硅烷 + 氯化氫、氯硅烷（如三氯氫硅 TCS）等；碳源則包括丙烷、鹵代烴等。
對氣相環(huán)境的精準控制，是實現(xiàn)沉積過程精確調(diào)控的核心。工藝中需嚴格調(diào)控碳硅比，以實現(xiàn)摻雜的精準控制。
前驅(qū)體氣體原子吸附在 SiC 襯底表面，理想狀態(tài)下會沿表面擴散至臺階位置，在此處發(fā)生化學反應并被晶格鎖定，從而使晶體沿臺階邊緣生長。通過對前驅(qū)體氣體流量、腔室內(nèi)溫度與壓力等生長參數(shù)的精準調(diào)控，可獲得目標厚度與晶體質(zhì)量的外延層。
為調(diào)控 SiC 薄膜的電學特性，通常需要對外延層進行摻雜，即向碳化硅晶格中引入特定元素。N 型器件的摻雜氣體通常為氮氣，P 型器件則采用鋁源氣體。摻雜濃度的精準控制，是決定半導體器件性能的關鍵。
前驅(qū)體氣體流量與摻雜組分，是調(diào)控外延生長的核心工藝參數(shù)。生長速率與硅基前驅(qū)體的流量呈正相關，通過加入氯硅烷、鹵代烴或氯化氫引入氯元素，可進一步提升生長速率。而碳源與硅源前驅(qū)體的相對比例，會影響摻雜劑的晶格摻入效率。對于大多數(shù)反應腔室，碳硅比約 1:3 時通常可獲得最優(yōu)的生長效果。
外延生長完成后，可通過退火工藝優(yōu)化晶體結(jié)構(gòu)，消除晶格缺陷。
CVD 反應設備需具備晶圓加熱與溫度精準控制、前驅(qū)體通入、氣流調(diào)控功能，并可維持 CVD 反應所需的特定壓力環(huán)境。SiC 器件制造初期采用小型單片式反應腔，隨著器件商業(yè)化應用的推進，可兼容 6 英寸及近年 8 英寸晶圓的多片式反應腔已實現(xiàn)商用。單片與多片工藝各有優(yōu)勢：單片工藝可對工藝參數(shù)進行高度優(yōu)化，獲得更高的良率，但加工成本相對較高；多片工藝可實現(xiàn)規(guī)模效應，大幅降低成本，但薄膜均勻性的控制難度顯著提升。
反應腔內(nèi)置加熱系統(tǒng)，核心包括感應線圈等熱源，以及可高效、均勻地向晶圓傳遞熱量的石墨基座。簡易反應腔的腔壁通常不設置加熱功能；而對腔壁和 / 或腔頂進行加熱的設計，可實現(xiàn)最高 100 μm/h 的生長速率。部分反應腔配備旋轉(zhuǎn)機構(gòu)，可使晶圓做行星式旋轉(zhuǎn)，確保加熱均勻性。
加熱系統(tǒng)首先將晶圓升溫至 1600 ℃，進行數(shù)分鐘的刻蝕工藝；隨后進一步升溫至 1650 ℃，進行外延層生長。維持反應腔室內(nèi)的合適壓力，對生長過程至關重要。外延生長通常在低壓條件（典型值低于 100 mbar）下進行，以實現(xiàn)沉積過程的可控性。盡管常壓 CVD 可穩(wěn)定實現(xiàn)沉積，且具備設備設計簡化、運行成本低的優(yōu)勢，但低壓化學氣相沉積（LPCVD）可對沉積參數(shù)實現(xiàn)更精準的控制，具備厚度均勻性更好、純度更高、缺陷更少、臺階覆蓋能力更優(yōu)異的特點。
沉積完成后，晶圓進入冷卻階段，還可通過額外的退火工序進一步優(yōu)化晶體質(zhì)量，消除晶格缺陷。
外延工藝的原位監(jiān)測可采用光譜法、橢偏儀等實時監(jiān)測工具，通過設備反饋的參數(shù)實時調(diào)整工藝條件，實現(xiàn)薄膜厚度、組分與晶體質(zhì)量的精準控制。
核心工藝評價指標包括：外延層厚度與摻雜水平，驗證每片晶圓是否達到目標參數(shù)，并評估其均勻性；此外，還需對晶圓形貌、晶圓內(nèi)部與表面的各類缺陷進行評估與測量。
外延薄膜厚度可通過光譜反射法進行測量，該方法操作簡便、檢測速度快，且具備非接觸、無損檢測的優(yōu)勢，典型測量范圍為 2~100 μm，測量精度受摻雜水平影響。此外，傅里葉變換紅外（FTIR）反射光譜、橢偏儀等技術也可用于厚度表征，同樣具備非接觸、無損檢測的特點。
無損摻雜表征可對晶圓進行全域 mapping，快速獲得晶圓表面的摻雜濃度與層深分布。SiC 外延層的載流子濃度典型范圍為 5×10¹?~5×10¹? cm?³。
外延片的形貌通常采用電容探針進行測量，該技術操作簡便、檢測速度快，且為非接觸、無損檢測方式。通過探針掃描，可獲得晶圓全局參數(shù)的等高線圖，包括彎曲度、翹曲度、總厚度偏差（TTV），以及局域區(qū)域的相關參數(shù)（如局域厚度偏差）。
盡管 SiC 為高性能半導體器件提供了核心材料基礎，是實現(xiàn)綠色電力、電動汽車等應用未來能量轉(zhuǎn)換效率與系統(tǒng)可靠性目標的關鍵，但其加工難度極高。從制備符合質(zhì)量要求的晶錠與晶圓，到實現(xiàn)精準、一致性良好的外延生長，諸多技術壁壘曾長期制約著行業(yè)發(fā)展。盡管挑戰(zhàn)依然存在，目前原材料供應商與半導體器件制造商已可制備出性價比優(yōu)異的 SiC 功率器件與射頻集成電路，其性能優(yōu)勢遠超傳統(tǒng)硅基器件。
二、SiC晶圓制造與缺陷
在 SiC 晶圓上啟動器件制造前，核心工序包括可控條件下的晶體生長、晶棒切片、研磨拋光與外延生長。
器件在外延片上進行制備，工藝流程如下：首先通過光刻工藝定義器件的圖形與幾何結(jié)構(gòu)，該工序需涂覆光刻膠，通過器件掩模版進行曝光后完成顯影；隨后采用化學刻蝕或等離子體刻蝕，選擇性去除表面材料，構(gòu)建器件結(jié)構(gòu)；接下來在特定區(qū)域進行選擇性摻雜，獲得目標電學特性，并通過化學氣相沉積或物理氣相沉積在外延層上沉積額外薄膜層；之后進行退火工藝，實現(xiàn)摻雜劑的電激活，修復晶體缺陷，優(yōu)化制備后半導體器件的電學特性；隨后進行金屬化工藝，為半導體器件提供外部電連接；最終完成測試、劃片、后道封裝與終測。
影響缺陷的兩大核心因素，一是切片所用 SiC 晶棒（晶體）本身的固有缺陷，二是制造設備的分辨率與工藝重復性。
碳化硅的核心特性，更復雜的晶體結(jié)構(gòu)與極高的硬度，決定了其晶圓制備難度遠高于單晶硅。硅晶錠的生長與加工可實現(xiàn)約 99% 的完美切片晶圓良率，而 SiC 晶圓的固有缺陷無法避免，包括影響光刻設備聚焦的局域位點平整度偏差，以及襯底表面與內(nèi)部的各類缺陷。此外，反應腔的工藝波動會導致外延摻雜與厚度的不均勻性，最終造成器件參數(shù)的離散分布。晶圓上部分位點的嚴重缺陷，會導致對應管芯完全失效。
顯然，行業(yè)需要在 “完美晶體” 與 “可接受標準” 之間找到平衡。芯片制造商采購 SiC 外延片時，必須明確可接受的缺陷限度。外延片交付時會附帶分析報告單（CofA），確認其符合雙方約定的技術指標?？傮w而言，晶圓缺陷越多，有效管芯的良率越低，可能導致制造商無法實現(xiàn)具備經(jīng)濟可行性的器件量產(chǎn)，或推高器件的單顆成本；反之，采購方提出的指標要求越高，晶圓的采購成本也越高。
外延片供應商與 SiC 器件制造商均需探索合理的技術指標，確保供需雙方的商業(yè)可行性。合理的技術規(guī)范，應在保證外延片供應商可經(jīng)濟高效地交付目標質(zhì)量產(chǎn)品的同時，使器件制造商可從晶圓中獲得足夠數(shù)量的有效管芯，實現(xiàn)商業(yè)盈利。下圖為一片高質(zhì)量、適用于高良率制造的外延片表面缺陷位點檢測結(jié)果。
取自同一晶棒的兩片低質(zhì)量晶圓的位點分析結(jié)果如下圖所示，可清晰看出襯底缺陷對晶圓整體良率的顯著影響。
上圖相鄰批次的 SiC 晶圓缺陷位點分布。缺陷位點的高度相關性，印證了襯底質(zhì)量對器件良率的決定性影響。
隨著 SiC 行業(yè)的不斷成熟，器件制造商對外延片供應商分析報告單（CofA）的信息要求不斷提升。在 SiC 技術發(fā)展初期，供需雙方僅關注少數(shù)幾個晶圓參數(shù)，例如通常僅標注晶圓全局的表面平整度。而在實際生產(chǎn)中，器件制造商需要確保晶圓表面各個局域區(qū)域的平整度，因此局域位點平整度已成為目前的常規(guī)要求指標。
晶體缺陷檢測通常僅對晶錠的少量晶圓（襯底）進行抽樣，一般選取晶錠的頂部與底部晶圓，通過刻蝕工藝使缺陷顯現(xiàn)。該刻蝕為破壞性工藝，雖無法完全精準反映襯底質(zhì)量，但可在成本高昂的外延生長工藝前，為襯底質(zhì)量提供有效的參考依據(jù)。
目前行業(yè)內(nèi) SiC 外延片分析報告單（CofA）的常規(guī)要求參數(shù)如下圖所示。
需要特別說明的是，如上圖中所示，SemiQ 公司將 10×10 mm 作為局域平整度的位點尺寸，測量的平整度指標為 SBIR，即晶圓背面理想焦平面范圍。將位點表面形貌視為中心點上下分布的波峰與波谷，SBIR 即為最高波峰高度與最低波谷深度的總和。行業(yè)內(nèi)曾認為 2 μm 的 SBIR 值已可滿足要求，而目前更可接受的范圍為 1.2 μm，以最大限度降低平整度偏差導致的器件制造缺陷。
同時需要注意的是，前表面目視檢測要求中的 “無缺陷區(qū)域”，規(guī)定了無缺陷的 5×5 mm 位點占比要求。在行業(yè)發(fā)展初期，僅對晶圓表面的缺陷總數(shù)進行監(jiān)控。同理，“無基平面位錯區(qū)域” 規(guī)定了無 BPD 缺陷的 5×5 mm 位點占比，該指標對于 MOSFET 制造用晶圓至關重要。
上述分析報告單的規(guī)范，是行業(yè)對 SiC 外延片可接受指標全面收緊的結(jié)果。與此同時，工藝與設備的持續(xù)進步，使晶圓制造商可制備出外延均勻性更優(yōu)的高質(zhì)量晶圓，進而提升單片晶圓的有效管芯數(shù)量，最終降低器件的單顆成本，推動 SiC 技術市場的持續(xù)擴大。器件成本的降低，進一步強化了 SiC 替代硅基技術的商業(yè)可行性，使其不僅可在追求極致性能的應用中落地，也可在成本敏感的場景中，充分發(fā)揮其能量效率與可靠性的核心優(yōu)勢。
原生晶圓中存在晶體生長不完善導致的各類缺陷，例如：原子錯排引發(fā)的基平面位錯（BPD），會在晶格中引入應力，影響晶格的整體完整性；螺位錯（SD），即圍繞晶軸形成的線缺陷。外延生長后，這些位錯會在外延層表面形成可見缺陷。通過優(yōu)化晶體生長條件的控制、結(jié)合生長后處理工藝，可有效抑制螺位錯的產(chǎn)生。此外，外延工藝本身也可能引入額外的缺陷。
與晶體位錯相關的可見缺陷包括胡蘿卜缺陷，其特征為 SiC 晶體中形成的錐形/胡蘿卜形包裹體，通常是生長過程中螺位錯與晶體表面相交形成的。這些螺位錯會成為雜質(zhì)進入晶格的通道，最終形成胡蘿卜形包裹體。
晶體結(jié)構(gòu)中其他潛在缺陷包括：微管（SiC 晶體中的空心核位錯）、不規(guī)則晶體堆垛、原子空位、間隙原子，以及可貫穿晶格的晶界。
外延工藝可能引入的額外缺陷包括臺階聚束，該現(xiàn)象源于表面缺陷阻礙外延層的生長，使臺階的形成速率降低，最終導致臺階高度異常變化、生長干涉等問題。
從器件特性角度來看，外延摻雜濃度與層厚的不均勻性，會直接導致器件參數(shù)的離散性，其中 SiC MOSFET 的漏源擊穿電壓（BVDSS）受其影響尤為顯著。
局域位點平整度，是 SiC 晶圓制備中至關重要且極難實現(xiàn)的指標。平整的表面是光刻設備精準聚焦的核心前提，直接決定了制備器件的圖形尺寸與參數(shù)。光刻機會嘗試對每個位點的中心進行聚焦，而光刻設備的焦深相對較淺，晶圓的形貌偏差會導致部分區(qū)域的圖形聚焦模糊。實踐表明，在分析報告單中，局域位點平整度是比晶圓全局最大偏差更重要的核心指標。
在實際生產(chǎn)中，為獲得滿足光刻要求的足夠平整的表面，最多可研磨去除晶圓 40% 的厚度。而與單晶硅相比，碳化硅極高的硬度，使得平整度問題無法被完全消除。
此外，行業(yè)正致力于制定合理的技術規(guī)范，實現(xiàn)晶圓邊緣區(qū)域的有效利用，最大限度縮小所謂的 “邊緣排除區(qū)”，從而提升單片晶圓的有效管芯數(shù)量。獲取晶圓邊緣 4~6 mm 范圍內(nèi)材料特性的精準數(shù)據(jù)，可提升該區(qū)域的利用率，進一步降低器件的單顆成本。
反應腔使用后的清潔工序同樣至關重要，需清除腔室內(nèi)壁與部件上累積的顆粒，否則顆粒脫落會在晶圓表面形成不同形狀與尺寸的缺陷。
多片晶圓批量加工是更具經(jīng)濟性的生產(chǎn)方式，從器件成本角度出發(fā)，提升單次加工的晶圓數(shù)量是行業(yè)的核心發(fā)展方向。單片晶圓加工雖可實現(xiàn)工藝參數(shù)的靈活優(yōu)化，獲得更優(yōu)的工藝效果，但加工成本更高，會直接推高器件的整體成本。
設備性能的提升可有效降低缺陷發(fā)生率，例如光刻設備運動控制步長的縮小，目前主流設備的步長已降至前代設備的約 25%。
其他設備性能的提升，包括新一代光刻設備更大的焦深。對于本身均勻性優(yōu)異的硅基器件制造，焦深并非核心問題；但 SiC 晶體生長的可控性更差，且材料硬度極高，晶棒的加工難度顯著提升，因此更大的焦深至關重要。
晶圓切割環(huán)節(jié)同樣存在潛在風險，SiC 極高的硬度會大幅提升切割片碎裂的風險。激光切割技術正處于研發(fā)階段，該技術可從昂貴的晶棒中切割出更多襯底，SemiQ 公司認為激光切割將成為未來的主流技術。同時，激光劃片技術也在持續(xù)研發(fā)中，可縮小相鄰管芯之間的劃片道寬度，提升單片晶圓的管芯數(shù)量。
MOSFET 的長期可靠性，會受到表面與亞表面缺陷的顯著影響。晶體亞表面的缺陷，會影響體二極管特性、柵氧化層質(zhì)量等關鍵器件參數(shù)。而二極管的結(jié)構(gòu)相對簡單，受 SiC 晶棒缺陷的影響更小。
外延均勻性與局域形貌偏差，均會對器件參數(shù)產(chǎn)生影響，二者的耦合作用會導致異常的參數(shù)分布。下圖為晶圓形貌缺陷與反應腔精度對成品 SiC MOSFET 晶圓正向壓降（VSD）的耦合影響示意圖。圖中 “指狀分布” 反映了局域位點平整度對光刻機聚焦的影響，導致晶圓不同位置的 VSD 測量值出現(xiàn)離散；而從晶圓中心到邊緣的漸變式偏差，則源于外延層的摻雜與厚度不均勻性。根據(jù)外延反應腔的結(jié)構(gòu)不同，器件參數(shù)可能呈現(xiàn)從晶圓頂部到平邊的梯度分布，或多數(shù)關鍵參數(shù)的徑向分布特征。
上圖所示晶圓為 1200V MOSFET 晶圓。與硅基技術一致，在 SiC 器件中，更高的耐壓等級對 MOSFET 的制造提出了更嚴苛的要求。為制備穩(wěn)定、可靠的器件并實現(xiàn)高良率，必須嚴格保證襯底的高純度。
與傳統(tǒng)硅基制造工藝相比，SiC 晶體的生長與加工難度顯著更高，工藝的可預測性與可控性更差，這源于其極具挑戰(zhàn)的材料特性。底層襯底的固有缺陷，加上外延與器件制造中工藝一致性的控制難題，會引發(fā)各類缺陷，輕則導致器件參數(shù)偏差與穩(wěn)定性下降，重則造成器件完全失效。與二極管相比，MOSFET 的結(jié)構(gòu)更復雜，其良率與性能受缺陷的影響更為顯著。
為持續(xù)提升 SiC 器件的質(zhì)量與經(jīng)濟性，需在以下方向?qū)崿F(xiàn)技術突破：晶體生長工藝、晶圓切片與研磨工藝的優(yōu)化；光刻設備焦深與步進運動精度的提升；反應腔中摻雜劑氣相輸運與晶圓運動的協(xié)同優(yōu)化。
三、離子注入
在功率器件應用中，4H-SiC 的縱向與橫向電子遷移率均高于 6H-SiC，因此成為更優(yōu)的選擇。偏軸襯底生長可獲得更高質(zhì)量的材料，其中 4° 偏軸是目前最主流的方案。
多項成熟的硅基工藝已成功遷移至 SiC 制造中，但 SiC 的材料特性決定了必須開發(fā)全新的工藝體系，并對工藝參數(shù)進行優(yōu)化與驗證。SiC 特有的核心工藝總結(jié)如下：
刻蝕（Etch）：SiC 對化學溶劑呈惰性，僅干法刻蝕具備實際應用可行性。需開發(fā)適配的掩模材料、掩?？涛g選擇比、刻蝕氣體配比、側(cè)壁傾角控制、刻蝕速率、側(cè)壁粗糙度等核心工藝。
襯底減?。⊿ubstrate thinning）：用于降低低壓器件（≤1.7 kV）的導通電阻，同時便于高壓器件制造中厚外延晶圓的處理（SiC 的材料硬度需要特殊的減薄工藝方案）。
摻雜（Doping）：由于 SiC 的熔點極高，且摻雜劑在 SiC 中的擴散系數(shù)極低，傳統(tǒng)熱擴散工藝在 SiC 中不具備實際可行性。需對注入離子種類、劑量、能量、溫度、掩模材料等進行全面評估；開發(fā)注入后 SiC 的再結(jié)晶與摻雜劑電激活退火工藝（爐管退火、快速熱退火等），優(yōu)化退火溫度、升降溫速率、保溫時間、氣體流量等參數(shù)；沉積并去除保護層，最大限度降低退火過程中 SiC 晶圓的表面退化。
金屬化（Metallization）：篩選與 SiC 熱膨脹系數(shù)匹配的金屬體系，選擇適配的光刻膠類型，開發(fā)金屬蒸發(fā)剝離工藝或金屬濺射沉積 + 干法刻蝕工藝所需的底切剝離形貌。
歐姆接觸形成（Ohmic contact formation）：SiC / 金屬界面的勢壘較高，易形成整流接觸，因此必須在金屬沉積后進行退火工藝以形成歐姆接觸。需優(yōu)化退火溫度、升降溫速率、保溫時間與氣體流量，同時保證表面質(zhì)量。
柵氧化層（Gate oxides）：SiC/SiO?界面質(zhì)量較差，會降低 MOS 反型層遷移率，并引發(fā)閾值電壓不穩(wěn)定性。需開發(fā)鈍化技術，提升 SiC/SiO?界面質(zhì)量。
晶圓透明性（Transparent wafers）：SiC 晶圓的透明性，會導致光學顯微鏡確定焦平面時，關鍵尺寸掃描電子顯微鏡（CD SEM）的測量與計量出現(xiàn)偏差。需對計量工具的軟件、增益、硬件進行調(diào)整，切換至 SiC 不透明的波長進行檢測。
平面度不足（Relative lack of planarity）：SiC 晶圓的平面度較差，會增加光刻與其他工藝的難度，對于采用厚外延漂移層的高壓器件尤為突出；高溫工藝會進一步惡化晶圓的平整度。
絕緣介質(zhì)（Insulation dielectrics）：SiC 工藝中無法生長厚熱氧化層，因此需沉積厚介質(zhì)薄膜。沉積介質(zhì)易引入缺陷，需評估其對器件終端結(jié)構(gòu)與可靠性的影響。
盡管 SiC MOSFET 與結(jié)勢壘肖特基二極管是電力電子領域的主流器件，下述離子注入工藝同樣適用于所有 SiC 器件，包括已成功實現(xiàn)商用的 JFET、BJT、晶閘管、IGBT 與 PiN 二極管。
由于常規(guī)摻雜劑在 SiC 中的擴散系數(shù)極低，且擴散所需溫度超過 1800 ℃，傳統(tǒng)半導體熱擴散工藝在 SiC 中不具備實際可行性，離子注入成為 SiC 制造中唯一的選擇性摻雜手段，結(jié)合光刻掩模技術可實現(xiàn)材料的選擇性摻雜。通常采用高密度金屬沉積，或熱生長氧化層 + 沉積氧化層的疊層結(jié)構(gòu)，作為 SiC 晶圓表面的注入掩模。
離子注入通常在高溫（600~900 ℃）下進行，以最大限度降低離子轟擊對晶格的損傷，尤其是形成低阻歐姆接觸所需的高濃度摻雜注入工藝。高溫注入對掩模材料的耐高溫性能提出了嚴格限制。室溫注入僅適用于低劑量注入（＜10¹? cm?²），而歐姆接觸形成所需的 10¹?~10²? cm?³ 高濃度摻雜，必須采用高溫注入工藝。
注入的深度分布可通過 SRIM（粒子在物質(zhì)中的阻止與射程）等蒙特卡洛模擬軟件進行預測，并通過二次離子質(zhì)譜（SIMS）進行驗證。注入后需在 1600~1800 ℃下進行退火工藝，實現(xiàn)晶格損傷的修復與高摻雜劑電激活率（約 95%）。鋁、磷、氮摻雜劑在 1600~1800 ℃退火后，仍可保持注入后的深度分布，這與其極低的擴散系數(shù)一致。摻雜劑幾乎無擴散的特性，使得淺結(jié)的精準控制易于實現(xiàn)，但深結(jié)的制備難度顯著提升。
鋁與硼是 SiC 中最常用的受主摻雜劑，為獲得高導電 P 型區(qū)域，必須引入高濃度的受主雜質(zhì)。注入劑量與能量決定了 P + 區(qū)的深度與極小的橫向展寬，進而影響器件的電容、接觸電阻、耗盡區(qū)寬度、夾斷電壓與柵極完整性等特性。需在這些參數(shù)之間進行權(quán)衡，確定最優(yōu)的離子注入方案。
硼的橫向展寬大于鋁，且注入引發(fā)的缺陷更多，其受主電離能為 628±1 meV，遠高于鋁的 190~250 meV，不利于低阻 P 型 SiC 的制備，因此通常不用于器件制造。氮與磷是 SiC 中常用的施主摻雜劑，電離能分別為 53~61 meV 與 99~125 meV。N 型施主摻雜劑的工藝設計，與上述受主摻雜劑遵循相同的考量原則。SiC 離子注入常用摻雜劑及其電離能如下圖所示。
如前所述，注入過程中的離子轟擊會對 SiC 晶體結(jié)構(gòu)造成損傷，這一點可通過下圖的實驗照片得到驗證。離子注入前，4H-SiC 的寬禁帶對應紫外波段，因此四分之一晶圓片呈透明狀（圖a）；注入過程中的高能離子轟擊會破壞 SiC 晶圓的結(jié)晶性，注入后晶圓片變?yōu)椴煌该鳡睿▓Db）。
為實現(xiàn)材料的再結(jié)晶與注入原子的電激活，必須進行熱退火工藝。為提升退火后的表面質(zhì)量與形貌，注入后退火通常在流動氣氛中進行，可采用爐管退火，或利用高強度閃光燈、激光輻照的快速熱退火技術。爐管退火的溫度通常高于 1300 ℃。
SiC 在高溫、高真空條件下退火的核心問題，是硅的脫附速率更高，導致表面硅原子的遷移速率遠高于碳原子，最終引發(fā)表面退化。在退火過程中，通過在晶圓表面覆蓋保護層，可最大限度降低表面退化。常用的退火保護層材料包括石墨、SiO?、Si?N?、AlN、BN/AlN 與碳基保護層，其中碳基保護層的效果最優(yōu)，可通過射頻濺射或光刻膠石墨化制備，且 SiC / 碳界面在退火過程中不會發(fā)生化學反應。退火完成后，可通過等離子體灰化（最常用的反應氣體為氧氣與氟氣）或 700~800 ℃氧化工藝去除碳基保護層。
下圖為無保護層的晶圓，在氬氣氣氛中經(jīng) 1675 ℃、30 min 爐管注入后退火后的表面 SEM 圖像，可觀察到大面積的表面損傷。
下圖為同一批次、同一退火腔室中、完全相同退火工藝下，覆蓋石墨保護層的另一片 SiC 晶圓的 SEM 圖像。兩片晶圓均為相同設計的 SiC JFET，除退火時有無保護層外，其余所有工藝完全一致，且同時放入退火爐中完成該步工序。最終制備完成后，無保護層的晶圓無功能正常的 JFET 器件，而有保護層的晶圓功能 JFET 的良率高達 85%。
上圖SEM 圖像中，可觀察到離子注入轟擊形成的點狀 SiC 表面紋理。退火保護層材料的選擇，核心考量因素為高溫爐管耐受性，以及退火完成后去除的難易程度。
離子注入退火完成、去除保護層后，需采用熱生長介質(zhì)與沉積介質(zhì)對表面進行鈍化，提升器件可靠性。行業(yè)內(nèi)通常采用熱生長氧化層 + 高溫致密化沉積氧化層的疊層結(jié)構(gòu)，結(jié)合犧牲氧化工藝。表面鈍化的效果，可通過柵漏電流的降低與擊穿電壓的陡峭開啟得到驗證，這直接決定了器件的長期可靠性。通過優(yōu)化用于 SiC 表面鈍化的熱氧化與犧牲氧化工藝，可使 pn 結(jié)漏電流降低數(shù)個數(shù)量級。
離子注入與后續(xù)的高溫退火工藝，可能產(chǎn)生降低器件性能的缺陷，包括復合點缺陷、局域能級（淺能級或深能級）、擴展缺陷（基平面位錯環(huán)與堆垛層錯），以及新位錯的產(chǎn)生與原有位錯的滑移。這些缺陷會劣化器件性能，引發(fā)良率與可靠性問題。因此，必須持續(xù)優(yōu)化離子注入工藝，核心目標是優(yōu)化退火升降溫速率、溫度、保溫時間與整體注入流程，最大限度降低缺陷的產(chǎn)生。此外，實現(xiàn)室溫大劑量離子注入的高質(zhì)量工藝，對低成本規(guī)?；圃熘陵P重要。
下圖為 N 溝道器件中重摻雜 P + 注入柵區(qū)的截面 SEM 圖像，可觀察到離子注入引發(fā)的微小橫向展寬，導致掩模下方的鉆蝕效應。通過多劑量/多能量的組合注入方案，可獲得 “箱型” 的注入分布。
四、刻蝕與金屬化
平面型 MOSFET 結(jié)構(gòu)的制備流程如下：以 N + 襯底為基礎，在其上生長 N 型外延層；首先生長厚場氧化層，構(gòu)建適配的器件終端結(jié)構(gòu)；采用專用光刻膠掩模，在場限環(huán)的有源區(qū)開窗；該步驟可通過在有源區(qū)進行 N 型離子注入，優(yōu)化 JFET 區(qū)的摻雜濃度；隨后采用光刻膠掩模，在平面型 MOSFET 元胞窗口內(nèi)定義 P + 注入的區(qū)域，同時利用同一次注入形成終端結(jié)構(gòu)的 P + 區(qū)；之后在襯底上生長柵氧化層，隨后沉積多晶硅柵電極；以多晶硅為掩模，對 P 基區(qū)進行離子注入；采用光刻膠掩模定義 N + 源區(qū)的位置；沉積層間介質(zhì)層覆蓋多晶硅柵極；通過掩模在層間介質(zhì)薄膜中刻蝕窗口，實現(xiàn)與 N + 源區(qū)、P 基區(qū)的接觸，同時采用同一掩模在柵極焊盤處形成與柵電極的接觸；沉積源極金屬并進行圖形化，定義源電極與柵極焊盤，完成主體結(jié)構(gòu)制備；通過研磨與拋光工藝減薄 N + 襯底的厚度，降低其對器件電阻的貢獻，隨后通過激光退火工藝形成背面歐姆接觸；最終在晶圓背面沉積可焊金屬堆疊層。
SiC 平面型 MOSFET 與溝槽柵 MOSFET 的基本元胞截面示意圖如下圖所示。
器件制造是一系列按照目標圖形與暴露材料，依次定義器件結(jié)構(gòu)的工藝步驟。多數(shù)刻蝕工藝采用光刻膠作為掩模，光刻膠的厚度、關鍵尺寸（CD）與光刻條件，需根據(jù)后續(xù)刻蝕工藝進行匹配設計。
濕法刻蝕為各向同性工藝，適用于大尺寸圖形的刻蝕，例如：氫氟酸基溶液廣泛用于正硅酸乙酯（TEOS）與 SiO?的刻蝕，硝酸基溶液用于鋁及鋁合金的刻蝕。
由于 SiC 優(yōu)異的化學穩(wěn)定性，在所有常規(guī)濕法制造工藝中，其與掩模材料的刻蝕選擇比均無需額外優(yōu)化。
對于關鍵尺寸的圖形，必須采用干法刻蝕工藝，因為結(jié)構(gòu)尺寸、形貌與工藝均勻性，會直接影響器件的電學性能。以 MOSFET 的摻雜區(qū)制備為例，必須采用干法刻蝕工藝，才能保證剖面與關鍵尺寸的良好均勻性。
下圖為采用含氟化學體系（CHF?、CF?，輔以 Ar 與 O?）的反應離子刻蝕（RIE）工藝，對厚 TEOS 薄膜進行各向異性干法刻蝕，形成的陣列圖形截面圖。
盡管 SiC 屬于難刻蝕材料，但必須嚴格控制等離子體對襯底的刻蝕損耗與表面質(zhì)量，才能為后續(xù)制造工序提供最優(yōu)的工藝條件。
可通過優(yōu)化功率、壓力、氣體配比等工藝參數(shù)，提升刻蝕對 SiC 的選擇比，但工藝參數(shù)的調(diào)整也會改變刻蝕圖形的形貌與關鍵尺寸。在氣體配比中加入 CO，可對暴露的材料表面實現(xiàn)鈍化，獲得優(yōu)異的刻蝕效果。
等離子體造成的損傷，在溝槽側(cè)壁上表現(xiàn)得尤為明顯。下圖為采用 SF?等離子體在 SiC 上刻蝕形成的典型溝槽結(jié)構(gòu)。
溝槽柵 MOSFET 結(jié)構(gòu)的核心特征，是通過干法刻蝕工藝制備的 U 型溝槽，該溝槽從結(jié)構(gòu)上表面延伸，穿過 N + 源區(qū)與 P 基區(qū)，直至 N 型漂移區(qū)。在該結(jié)構(gòu)中，溝槽側(cè)壁的剖面形貌與質(zhì)量，是決定器件性能的核心參數(shù)。
SiC 功率器件的典型制造流程包含多道金屬化工序，核心用于形成接觸、定義電極，并實現(xiàn)與封裝的電連接。
SiC MOSFET 制造流程中的第一道金屬化工序，是正面歐姆接觸的制備，通常采用硅化鎳（Ni silicide）體系。工藝流程為：通過濺射沉積 30~100 nm 厚的鎳層，隨后在氮氣氣氛中、950~1050 ℃下進行快速熱退火（RTA）。
隨后制備正面陽極電極，先沉積鈦基阻擋層，再沉積 4~6 μm 厚的鋁合金層；鋁合金中添加少量銅與硅，分別用于提升抗電遷移能力與抑制擴散過程。
為便于封裝過程中的燒結(jié)或焊接工藝實現(xiàn)互連，需在鋁電極上沉積可潤濕金屬堆疊層，主流方案分為兩種：第一種是通過濺射沉積 Ti/Ni/Ag 堆疊層，再通過常規(guī)光刻與刻蝕工藝進行圖形化，部分場景下可在鎳中加入少量釩，也可用金替代銀；第二種是通過化學鍍工藝沉積 Ni/Pd/Au 堆疊層，該方案可在鋁層上選擇性生長金屬堆疊層，僅需一系列表面活化的化學工序，無需光刻與刻蝕步驟。
隨后通常對 SiC 晶圓進行減薄至目標厚度，通過濺射沉積鎳層，結(jié)合激光退火工藝，在器件背面形成硅化鎳基歐姆接觸；激光退火可使鎳與 SiC 發(fā)生反應，形成具備目標電學、力學與結(jié)構(gòu)特性的硅化鎳層。歐姆接觸形成后，通過濺射在晶圓背面沉積最終的、適配燒結(jié)或焊接工藝的金屬堆疊層，最主流的體系為 Ti/Ni/Ag 與 Ti/Ni/Au，可在鎳層中選擇性加入少量釩。
在上述金屬化工序中，近年來基于激光退火的背面歐姆接觸制備技術受到了行業(yè)的廣泛關注。在前代 SiC 功率器件中，歐姆接觸通過氮氣氣氛中 950~1050 ℃的快速熱退火形成，該工藝帶來的熱約束，使得晶圓減薄與退火必須在陽極電極金屬化之前完成，嚴重限制了晶圓減薄的厚度下限。與之相反，激光退火技術被視為新一代碳化硅功率器件的核心使能工藝，可將晶圓減薄與歐姆接觸制備推遲至工藝流程的末端，從而實現(xiàn)在極薄晶圓上制備功率器件。
晶圓減薄對于降低器件的總導通電阻至關重要。行業(yè)內(nèi)已針對激光參數(shù)、接觸層厚度、減薄工藝，對反應層的電學、結(jié)構(gòu)與形貌特性的影響進行了深入研究。通過分析輻照下方塊電阻的變化規(guī)律，可獲得反應過程的關鍵信息。研究發(fā)現(xiàn)，方塊電阻隨激光能量密度的變化呈現(xiàn)典型規(guī)律：低能量密度下，鎳與硅發(fā)生初始互混，方塊電阻上升；隨后方塊電阻迅速下降，在臨界能量密度 Φ_C 處達到最終的平臺值。該規(guī)律在不同鎳層厚度、激光脈沖數(shù)、襯底粗糙度等條件下均被觀測到，僅曲線會隨工藝條件向更高或更低的能量密度方向偏移，且臨界能量密度 Φ_C 與曲線偏移方向一致。
下圖為 100 nm 厚鎳層的臨界能量密度 Φ_C 隨激光脈沖數(shù)的變化規(guī)律。如圖所示，隨著激光脈沖數(shù)的增加，方塊電阻驟降對應的激光能量密度逐步降低。
行業(yè)內(nèi)已深入研究了減薄工藝對硅化物形成的影響。首先發(fā)現(xiàn)，不同的減薄工藝會導致不同的表面粗糙度與亞表面損傷程度，這些差異會直接反映在反應層的電學特性上。如下圖所示，對于 100 nm 厚的鎳層，隨著表面粗糙度的增加，方塊電阻降至平臺值對應的臨界激光能量密度 Φ_C 呈下降趨勢。
同時研究了鎳層厚度對反應過程的影響，發(fā)現(xiàn)隨著鎳層厚度的增加，方塊電阻驟降對應的激光能量密度向更高值偏移。
五、SiC器件工藝
近年來，碳化硅（SiC）憑借其高熱導率、高擊穿電壓、高開關頻率的優(yōu)異特性，已成為備受行業(yè)關注的半導體材料，廣泛應用于電力電子、電動汽車、可再生能源系統(tǒng)等領域。SiC 電子器件的制造，包含一系列與硅基技術類似的工藝步驟，如摻雜用離子注入、氧化、金屬化等，最終構(gòu)建器件結(jié)構(gòu)。但由于 SiC 獨特的物理與化學特性，其制造需要多項具備特殊要求的專有技術。
離子注入是各類 SiC 器件制造中的核心工藝，可實現(xiàn) N 型與 P 型導電類型的寬范圍摻雜調(diào)控。但 SiC 與硅基的離子注入技術存在顯著差異：例如，由于摻雜劑在 SiC 中的擴散系數(shù)極低，無法通過熱擴散工藝實現(xiàn)選擇性摻雜；同時，接近非晶態(tài)的晶格損傷，其后續(xù)晶格恢復難度極大，因此必須采用高溫注入工藝。
在注入劑量低于 10¹? cm?² 時，注入造成的損傷主要為孤立的點缺陷；更高劑量下，點缺陷會發(fā)生聚合，形成位錯、晶體缺陷等更大尺寸的缺陷；極高劑量下，晶格會發(fā)生坍塌，形成非晶材料。行業(yè)在發(fā)展初期就已認識到，SiC 注入摻雜過程中必須避免非晶化，因為注入后通過熱退火恢復原有多型體的單晶結(jié)構(gòu)難度極大。解決方案是采用高溫離子注入，通過加熱襯底提供的熱能，增強注入過程中的動態(tài)退火效應，在注入過程中消除點缺陷，從而避免非晶化。
下圖為不同注入溫度下，4H-SiC 中 100 keV 鋁離子注入的盧瑟福背散射溝道譜（RBS-C）測試結(jié)果。無論注入劑量與溫度如何，都必須進行高溫（＞1500 ℃）退火，才能實現(xiàn)高電激活效率。
離子注入的典型應用之一，是在 SiC 功率器件上制備結(jié)終端擴展（JTE）或場限環(huán)終端結(jié)構(gòu)（見下圖 (a) 單區(qū) JTE 結(jié)構(gòu)截面圖；(b) 四層場限環(huán)終端結(jié)構(gòu)截面圖）。在高壓 SiC 器件中，器件邊緣的電場強度可能遠高于有源區(qū)，導致器件提前擊穿，降低整體可靠性，因此邊緣終端的效率至關重要。采用 JTE 或場限環(huán)邊緣終端結(jié)構(gòu)，可有效降低器件邊緣的電場強度，提升器件的整體可靠性。
JTE 邊緣終端的工作原理，是在器件邊緣形成漸變的摻雜分布：摻雜濃度在器件邊緣最高，向有源區(qū)方向逐步降低，從而實現(xiàn)電場的平滑過渡，降低器件邊緣的電場強度，提升擊穿電壓。JTE 的典型注入劑量低于 10¹³ cm?²，因此可在室溫下完成注入工藝，造成的晶格損傷極小。
下圖為 650 V SiC 二極管器件的擊穿電壓仿真結(jié)果，展示了擊穿電壓隨單區(qū) JTE 總環(huán)劑量的變化規(guī)律。當終端結(jié)構(gòu)的擊穿電壓超過有源區(qū)擊穿電壓時，邊緣終端達到最高效率，對應圖中的平臺區(qū)域。
場限環(huán)終端結(jié)構(gòu)是圍繞主結(jié)的同心 P + 環(huán)，通常與主結(jié)在同一道工藝中制備，無需額外的工藝步驟。環(huán)的數(shù)量、單個環(huán)的寬度、環(huán)間距是核心設計參數(shù)。由于環(huán)為重摻雜結(jié)構(gòu)，其性能受注入激活劑量的影響極小。該結(jié)構(gòu)的注入劑量通常接近 10¹? cm?²，因此必須在 200 ℃以上的溫度下進行注入，避免產(chǎn)生有害的非晶化。
離子注入工藝同樣用于 SiC MOSFET 的體區(qū)、源區(qū)與溝道區(qū)制備。溝道區(qū)是器件中源極與漏極之間的導電區(qū)域，柵電極控制溝道區(qū)的電流導通與關斷。
SiC 的氧化是 SiC 基器件制造中的核心工藝。在 SiC 表面形成的氧化層，可作為鈍化層保護底層 SiC 材料免受后續(xù)化學反應與電學退化的影響，同時也可作為 SiC 基器件（如 MOSFET）的介質(zhì)層。
柵氧化層是器件中隔離柵電極與溝道區(qū)的絕緣材料層（見下圖）。在 SiC MOSFET 中，柵氧化層通常采用二氧化硅（SiO?），通過熱氧化工藝在 SiC 表面生長。但熱氧化工藝可能在柵氧化層中引入缺陷，降低器件的性能與可靠性。
為解決該問題，SiC MOSFET 制造中采用氧化后退火（POA）工藝提升器件性能。該工藝在柵氧化層生長完成后，對 MOSFET 進行加熱，可有效消除缺陷，提升氧化層質(zhì)量。
一氧化氮（NO）氣氛下的氧化后退火，是提升 SiC MOSFET 溝道遷移率的主流技術。但研究發(fā)現(xiàn)，溝道遷移率的提升可能伴隨閾值電壓的不穩(wěn)定性，這一現(xiàn)象源于空穴陷阱的增加。
采用掃描 X 射線光電子能譜（XPS）對 SiO?/SiC 界面附近的氮原子分布進行分析，發(fā)現(xiàn)氮原子同時存在于界面的 SiC 側(cè)與 SiO?側(cè)。其中，SiC 側(cè)的氮原子被認為是提升溝道遷移率的核心因素，而 SiO?側(cè)的氮原子會增強電荷陷阱效應。為提升閾值電壓的穩(wěn)定性，必須選擇性去除 SiO?/SiC 界面處 SiO?側(cè)的氮原子，這就需要在不引發(fā) SiC 氧化的前提下，用氧原子替代氮原子。研究表明，1300 ℃以下的二氧化碳（CO?）氣氛氧化后退火，可同時優(yōu)化 SiO?/SiC 界面特性與抗電荷陷阱能力。
目前行業(yè)正研究氧化鋁（Al?O?）、氧化鉿（HfO?）等替代柵氧化層材料，用于 SiC MOSFET 制造。這些材料的介電常數(shù)高于 SiO?，可進一步提升器件性能；同時可通過原子層沉積（ALD）工藝制備，獲得缺陷密度極低的高質(zhì)量柵氧化層。
金屬 / 半導體接觸通常分為兩大類：歐姆接觸與肖特基接觸。歐姆接觸在正、反向偏置下均呈現(xiàn)線性、對稱的電流 - 電壓特性；而肖特基接觸為整流特性，正向偏置下電流易于導通，反向偏置下電流被抑制。肖特基勢壘高度（SBH）是描述金屬 / 半導體接觸的核心參數(shù)。
當金屬與半導體緊密接觸時，若半導體的功函數(shù) qΦ_s 低于金屬的功函數(shù) qΦ_m（絕大多數(shù)金屬與 SiC 接觸均屬于該情況），電子將從 N 型半導體流入金屬，在耗盡層寬度 W 范圍內(nèi)留下帶正電的施主離子。電荷轉(zhuǎn)移持續(xù)進行，直至達到熱力學平衡，二者的費米能級對齊。此時，半導體中靠近金屬 / 半導體界面處的電子能級，將升高 qV_bi 的數(shù)值。該能帶彎曲量 V_bi 通常被稱為內(nèi)建電勢。肖特基勢壘高度 qΦ_Bn，定義為金屬功函數(shù) qΦ_m 與半導體電子親和能 qΦ_s 的差值（見下圖 (a) 緊密接觸前；(b) 緊密接觸后，肖特基勢壘高度 qΦ_Bn 的形成）。
肖特基勢壘高度是決定金屬 / 半導體接觸電學行為的核心參數(shù)。肖特基勢壘 qΦ_Bn，可視為金屬中的電子進入半導體所需克服的能量勢壘；而 qV_bi 則是從半導體側(cè)觀察到的電子勢壘。
根據(jù)經(jīng)典理論，金屬 / 半導體接觸的電流輸運機制，由半導體的摻雜濃度 N 決定：輕摻雜半導體（N＜10¹? cm?³）：主導的導電機制為熱電子發(fā)射（TE），即具有足夠熱能的載流子越過肖特基勢壘，實現(xiàn)材料間的輸運；
中等摻雜半導體（N=10¹?~10¹? cm?³）：勢壘的電流輸運由 ** 熱電子場發(fā)射（TFE）** 主導，載流子不具備足夠的熱能像熱電子發(fā)射一樣越過勢壘，但可在高于費米能級的位置，通過隧穿穿過更薄的勢壘；
重摻雜半導體（N＞10¹? cm?³）：耗盡層寬度 W 極小，勢壘厚度極薄，載流子可輕易隧穿穿過勢壘，此時輸運機制由 ** 場發(fā)射（FE）** 主導。
通常采用 N 型 SiC 制備肖特基二極管，原因在于電子的遷移率遠高于空穴，且 N 型材料可獲得更低的肖特基勢壘高度。
比接觸電阻率（單位面積的接觸電阻）是歐姆接觸的核心特性參數(shù)。SiC 中的歐姆特性，通常通過載流子穿過薄勢壘的隧穿電流實現(xiàn)。因此，實現(xiàn)低接觸電阻率的核心策略，是提升表面摻雜濃度，并選擇可形成低勢壘高度的金屬體系。
在此背景下，金屬材料的選擇與金屬沉積后的燒結(jié)工藝，是形成高質(zhì)量歐姆接觸的核心因素。對于 SiC 而言，必須明確金屬與硅、碳在不同溫度下的反應行為，高溫可能導致金屬與 SiC 發(fā)生反應，形成非目標物相，劣化器件性能。因此，必須謹慎選擇金屬化材料，并優(yōu)化工藝條件。
在肖特基二極管的標準制造流程中，通常需要 900~1000 ℃的高溫快速熱工藝，制備二硅化鎳（Ni?Si）背面歐姆接觸。但該工藝必須在正面金屬（如 Ti、Mo）圖形化之前完成，以避免非目標的界面反應與肖特基勢壘的電學退化。因此，目前的標準硅化物工藝，已成為薄脆晶圓制造中的技術瓶頸。
在此背景下，激光退火技術提供了替代解決方案，可在熱影響極小的前提下實現(xiàn)硅化反應；若應用于 SiC 技術，可先完成二極管正面全流程工藝，再進行背面接觸制備，且不會對肖特基勢壘造成有害影響。近年來，已有多項研究報道了基于激光退火工藝的 SiC 歐姆接觸制備技術，該技術同時適用于二極管與 MOSFET 技術體系。
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